Добавление testbench'ей на языке Verilog в проект Vivado — различия между версиями

Версия 17:23, 4 апреля 2016

Пусть у нас есть дизайн для Vivado, проект которого разворачивается в соответствии со статьей Vivado и Git. Возможно, это конечный дизайн, возможно - сабмодуль для другого дизайна. Процедура добавления test bench'ей (далее TB) отличаться не будет, поэтому дальнейшее рассмотрение продолжим на примере сабмодуля imitator.

Задача - добавить TB'и для модулей imitator'а, причем они должны храниться в СКВ и быть доступны всем разработчикам.

Для конкретики, будем добавлять в дизайн imitator TB'и для двух модулей:

• imichnl_synthesizer, отвечающий за фазу несущей,
• imitator_channel, являющийся топ-модулем для одного канала имитатора и включающий в себя первый модуль.

Ссылки

Easyelectronics:TestBench на Verilog для новичков