25.11.14 Zynq SerDes

Версия 16:01, 9 ноября 2016

Десериалайзер ZYNQ

Важные моменты

• Исходники XAPP лежат в svn://srns.ru:4000/Impala/IP/Serializer
• Сейчас использовался режим восстановления клоков из фреймов. Количество каналов (отдельных передатчиков LVDS с раздельными фреймами одной частоты, например несколько микросхем АЦП) сейчас может быть только 1. Число линий данных - произвольное.
• Необходимо подключать модуль n_x_serdes_1_to_7_mmcm_idelay_ddr_inst с параметрами:

.N(1),//number of data channels

.D(<произвольное>),//number of data lines

.DIFF_TERM("TRUE"),

.DATA_FORMAT("NONE!"),//отличное от "PER_CLOCK"!

.REF_FREQ()//190..210 или 290..310!

• на вход idelay_rdy необходимо подавать сигнал с модуля IDELAYCTRL, на который нужно подавать опорную частоту в диапазоне 190..210 или 290..310. значение этой частоты надо передать параметром в модуль
• на вход bit_rate_value надо подать чиповую скорость. 16'h1050 для 1050 Мб/с
• в ucf необходимо вставить констрейнты на игнорирование связей клоковых доменов в десериалайзере:

net "rx_pixel_clk" tnm = rx_pixel_clk | tnm = FFS rx_pixel_clk_ffs ;

net "*rxclk_d4" tnm = RAMS rxclk_d4_rams | tnm = FFS rxclk_d4_ffs ;

timespec ts_rx_00 = from rxclk_d4_rams to rx_pixel_clk TIG ; # Need to ignore the DistRAMs output path

timespec ts_rx_01 = from rx_pixel_clk_ffs to FFS(*rx*dom_ch*) TIG ; # Need to ignore retiming paths from pixel clock to clk_d4

timespec ts_rx_02 = from rxclk_d4_ffs to FFS(*rx*dom_ch*) TIG ; # Need to ignore retiming paths from clk_d4 to pixel clock [Категория:Zynq]]